多做题，通过考试没问题！
电子与通信技术
睦霖题库
>
大学试题(工学)
>
电子与通信技术
试用VHDL设计一个半加器，要求采用布尔方程描述方法。
正确答案:
VHDL描述的半加器
答案解析:
有
进入题库查看解析
微信扫一扫手机做题
最新试题
·
在数字逻辑电路设计中常见的时钟信号为（）
·
时序电路只是在（）信号的边沿（上升沿或下
·
分析图所示电路，写出输出Y的逻辑函数式并
·
时序逻辑电路按照其触发器是否有统一的时钟
·
什么是量化、量化值、量化单位及量化误差？
·
为什么同步时序电路没有分为脉冲型同步时序
·
MAXplusII软件编译器的工作对象是
·
试用与非门设计实现函数F（A，B，C，D
·
实现译码功能的组合逻辑电路称为（），每输
·
下述那一种不是MAXpluseII编译器
热门试题
·
用8选1的数据选择器设计函数发生器电路，
·
和逻辑式相等的式子是（）
·
JK触发器在CP脉冲作用下，欲使Q
·
计数器的模是指对输入的计数脉冲的个数。
·
同步计数器和异步计数器比较，同步计数器的
·
分析下图所示同步时序逻辑电路，作出状态转
·
已知双4选1数据选择器74LS153的逻
·
可重复进行编程的可编程器件有（）
·
欲使JK触发器按Qn+1=1工作，可使J
·
写出逻辑函数的反函数。
